逻辑芯片中CMP步骤（左轴）的次数已增至30次以上 原图定位

制程升级直接推动了 CMP 在前后道工艺应用的范围扩大、次数提升。CMP 应用范围持续扩大，抛光次数均较前一代制程大幅增加，浅沟槽隔离层 STI、层间介质 ILD、Metal金属互连层再到顶层金属TM都需要CMP支持，例如28nm逻辑芯片需要12～13次CMP，进入 10nm 制程之后 CMP 次数翻倍，达到了 25～30 次。随着特征尺寸技术节点的不断发展，互联金属线宽越来越窄，DRAM 技术从 30 纳米级别发展到 10 纳米级别，NAND技术从平面发展到 3D，CMP 次数也越来越多，64 层 3D NAND 中的抛光次数达到 17-32 次，对 CMP 制程耗材提出了更高的要求，为实现高水平的平坦化，更低的缺陷水平、更高的抛光效率成为了贯穿抛光耗材发展过程的不变主题。