1、2023年8月24日iEDA课题组李兴权开源智能EDA平台及其应用EDA背景介绍iEDA：开源EDA平台基于iEDA开展的工作010203芯片设计背后的工具AcademicIndustrialInfrastructureEDA research,talent training,and product developmentproductinnovation芯片设计四要素FlowPDKIPEDAEDA：芯片设计自动化软件Flow：用EDA点工具在给定工艺节点完成芯片设计的自动化流程PDK：制造厂商提供给芯片设计的工艺设计数据包IP：芯片设计所需功能模块辅助芯片设计的关键工业软件EDAn功能生成和

2、验证：生成模块级和系统级的芯片代码并验证功能正确性n电路设计：将RTL代码经过逻辑设计和工艺映射成网表n版图设计：用EDA工具将设计好功能等网表物理化成GDS版图n芯片制造：将设计好的版图通过光刻制造封装形成芯片RTL代码电路综合网表物理实现制造晶圆封装测试芯片产品module conv;reg 31:0 m0:8192;reg 12:0 pc;reg 31:0 acc;reg15:0 ir;alwaysbeginir=mpc;if(ir15:13=3b000)pc=mir12:0;else if(ir15:13=3b010)acc=-mir12:0;.芯片版图EDA工具全程支持芯片自动化设计

3、和验证工程开发设计文档EDA特点RTL设计逻辑设计电路算法优化空间版图指标评估的方差EDA工具工具摩尔定律 EDA 是一个多学科交叉的系统工程，对交叉复合型人才或团队要求高 EDA链条长，前后端难以协同。前端优化空间大但指标难以准确评测，后端相反。导致设计难以收敛，需多次迭代 随着工艺技术节点和芯片设计需求不断迭代，设计目标和约束非常多 存在大量工程参数，需在芯片场景中的工程打磨。不同的芯片设计需求适应不同的参数和流程机遇和挑战并存n挑战n由于EDA领域的封闭性,学术界很难拿到一手问题。nEDA是一个系统性问题，学术界缺乏系统性的平台作为支持。nEDA链很长，涉及多学科，而多学科交叉的人才很少

4、。n机遇n摩尔定律接近极限，领跑者发展速度放缓。n人工智能，运筹优化等领域的新技术带来了新机遇。nEDA社区中的开源、通用的基础设施方兴未艾。产业界与学术界需要EDA科研平台高质量EDA研发平台研发突破性关键技术算法，理论，智能，软件，性能，设计，工艺提供EDA工具验证数据集IP，SoC，电路，网表，版图，中间数据，分析评测，标签真实可靠科学问题开放插拔式EDA研发平台产业界学术界n产业需求：输出突破性关键技术，专业技术人才，能够验证EDA工具质量的评测数据n学术需求：更加实际的科学问题，高复用的开放EDA研发平台与数据模型，可供验证和训练的数据集，评测系统，人才培养实训平台输出相关专业人才E

5、DA，软件，数学，计算机，人工智能，集成电路，微电子人才培养教学实训平台训练和验证数据，评测系统EDA教学科研平台构建liEDA（开源EDA平台），AiEDA（智能EDA框架系统）智能EDA系统AiEDA标签数据集AI+EDA模型AI+EDA框架训练和测试EDA工具数据库解析器辅助库评估器优化器管理器基础底座布图规划布局时钟树综合布线设计优化物理设计签核验证参数提取物理验证时序分析功耗分析逻辑编译逻辑优化工艺映射逻辑综合开源EDA平台iEDAAI模型强化学习梯度优化方程求解优化探索参数调优全流程参数工具内参数算子参数时序拟合拥塞拟合DRC拟合回归拟合设计生成生成版图生成脚本设计和工艺文件格式数

6、据标签化EDA数据库PythonEDA工具和AI模型数据交互商业EDA工具C+iEDA和AiEDA平台数据交互工艺库智能化芯片设计和验证流程和脚本支撑芯片设计补充数据EDA背景介绍iEDA：开源EDA平台基于iEDA开展的工作010203iEDA：问题拆解n 拆解、抽象、凝练和梳理物理设计中的关键技术问题n 技术路线：问题拆解和原型系统的紧耦合，问题-算法-原型验证-流片验证n 问题分解：拆解45个工具，600余个步骤，2000多个问题n 白皮书：以Slides和文档的形式，整理白皮书，并对外开放白皮书：逐一描述问题和解决方案技术路线：问题拆解和原型系统n 问题描述：给定版图规格之后，设计者需

7、要将模块和标准单元在Die内放置好。满足单元无重叠，行对齐和site对齐，最优化线长，时序，功耗，可布通性。算法设计挑战：规模大，问题算法设计挑战：规模大，问题NP-难难单元单元布局区域布局区域线网线网n 考虑线长目标和单元密度约束全局布局模型是单元坐标变量，是线长函数，!是Bin 内单元的面积密度，是给定密度阈值。min.!,LSEex=lnexpxiie+lnexpxiie ,=,*,=,(,)2!,=2!,=0.,=128$%,=128$%,HPWLexv()=maxi,jexi xj()()iEDA：问题拆解iEDA：框架n加强基础设施的概念，以支持更广泛的设计需求。n支持完成从 RT

8、L 到 GDSII 的全流程设计。n提升EDA工具各个阶段的质量和性能。n构建 AI4EDA 平台，并引入AI 模型到EDA平台中。n构建数据库系统，并产生足够多的带有标签的数据。n加入EDA 平台对云原生的支持。EDA 平台求解器AI模型EDA基础底座EDA工具PDK芯片设计流程RTL DesignGDS LayoutEDA数据模型计算/云平台AiEDA平台标签数据系统n目标：基础底座数据模型关键算法EDA功能，四层抽象n内容：文件系统、解析器、数据库、辅助库、评估器、优化器、管理器、GUI界面等用户交互模块软件架构整体结构基础平台工具功能设计业务iEDA：基础底座开源iEDA平台和工具li

9、EDA structureiEDA：工具lNetlist-GDS IIl已完成10 款工具，另外5款工具在研l设计理念l分解合并的设计l相同结构，灵活交互，插拔式l代码量l30万行代码l(不包括 第三方库和历史）Logic SynthesisLogic CompilerLogic OptimizationTechnology MapiMap-FPGAFormalRTLAnalysisStatic Timing AnalysisPower AnalysisIR DropElectromigrationiSTAiPARC ExtractionNetlistSign-offGDS IIiFPiNOi

10、PLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignEngineering Change OrderFillerPhysical VerificationDesign Rule CheckElectronic Rule CheckLayout vs.SchematiciDRCiEDA-工具：iMAPLogic SynthesisLogic CompilerLogic O

11、ptimizationTechnology MapiMapRTLNetlistliMAP 1.0 完成了基本工艺映射算法以及逻辑优化算子l当前已完成功能：l数据格式支持：AIG(And-Inverter Graph)格式的输入和输出Verilog/DOT 格式的输出l逻辑综合算子:Rewrite(基于4-输入真值表的NPN匹配)Refactor(基于SOP表达式的优化)Balance(基于AND-tree的平衡算法)LUT-opt(基于FPGA工艺映射的优化算法)Map-fpga(基于cut以及多AIG融合成choice Graph的FPGA优化算法)RTL DescriptionTransl

12、ationUn-optimized InternalRepresentationLogic OptimizationTechnology Mappingand OptimizationStandard Cell LibraryRTLSpecificationGate-levelNetlistAIGiEDA-工具：iMAPl框架设计l扩展性与兼容性ladd new featuresl高质量lcompare with ABCl易读性l文档+APIslAI+iMAPlAPIs+commandsl开源（直接搜iMAP）lhttps:/ operationsBoolean operatorsCutope

13、ratorsGraph operatorsCommandsInteractive commands flowLogic OptimizationrewritecutlibertyBooleansrefactorbalanceLUT-optrewriteTechnology mapChoice generationMap_FPGAUtilsDebugParserInput/OutputiEDA-工具:iFP&iPDNNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming

14、 OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAIO Cell&PadTap Cell Endcap Cell Macro Cell lPlan die and core,init metal layer,row,site and tracklPlace IO Cell&IO Pad,Macro Cell,Tap Cell,Endcap Cell,lEvaluat

15、e power requirement,plan power delivery network，connect power stripe and ring by viaiEDA-工具:iPLNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisD

16、esign Rule CheckiDRCiSTAiPAlPlace std cell into proper location,lsatisfy layer poly,well,contact,and metal 1 design rule,loptimize wirelength,timing,congestionlPlace macro cell location automaticallylIncremental placementlTiming-driven placement(coming soon)lCongestion-driven placement(coming soon)i

17、EDA-工具:iCTSNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAlFix clock net fanoutlElmore net delay evaluationlSlew an

18、d cap learning for clock bufferlFix clock net timing design rule violation lRoute clock net by calling iRT tooliEDA-工具:iTONetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Tim

19、ing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAlFix timing design rule violationlMax cap/Max slew/Max wirelength/Max fanoutlFix hold timelFix setup timelCell sizinglBuffer InsertionlLoad InsertionlBuffer/load locationiEDA-工具:iRTNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacement

20、Clock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAiEDA-工具:iSTANetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist Op

21、timizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAlEvaluate timing before/during/after the physical design process lCell delaylNLDM modellCCS modellML interpolationlNet delaylElmore/ECM/D2M/DCMlHigh-order model(arnoldi)lAIlCPPR/Noise/AOCVl

22、Report/APIliEDA-工具:iPWNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAlEvaluate power before/during/after the physic

23、al design process lAverage modellTiming window(coming soon)lVCD parserlReport/APIliEDA-工具:iDRCNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist OptimizationPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDe

24、sign Rule CheckiDRCiSTAiPAlCheck design rule during routing and after routinglSupport=28nmprocess nodegeometric rule checking of mainstream foundaryliEDA-工具:Filler and GDSNetlistAnalysisGDS IIiFPiNOiPLiCTSiTOiRTiPDNFloorplaningPlacementClock Tree SynthesisTiming OptimizationRoutingNetlist Optimizati

25、onPower Delivery NetworkPhysical DesignStatic Timing AnalysisPower AnalysisDesign Rule CheckiDRCiSTAiPAFilleriEDA：指标nEvaluating metrics by some different calculation methodsnTiming,power,area,wirelength,congestion,skew,res,cap,slew,fanout,utilization,density,cells,nets,drc(metal,cut,connection),Summ

26、aryWirelengthDRCTimingCongestionSkewPowerCapSlewiEDA：评测placementrouting在开源界EDA链条实现最好的时序性能在28nm工艺上达到商业工具的60-70%左右，部分工具和部分指标可以接近90%iEDA：分析l提供可视化分析模块iEDA：自动化流程liFlow:a chip design flow,integrating some different EDA tools for completing flowliEDA-script:an iEDA specialized execution script,for testing,

27、evaluating,parsing dataiFlow build_iflow.sh foundry log report result rtl scripts tools workIPPDKEDARTLImplementationVerificationP&RSignoffTapeoutSynthesis/DFTFormalSimulationRCXSTAPowerIR DropPVPDKPackage&TestPCBiEDA-scriptChip design flow关于iEDAl关于 iEDA 中的“i”lMeaning 1:InfrastructurelMeaning 2:Inte

28、lligentliEDA项目的目标lEDA InfrastructurelExplore new and efficient EDA R&D methodologylHigh quality and performance EDA tooll开源代码：(Gitee和Github搜iEDA)lGitee:https:/ 2023 Best Paper AwardliEDA:An Open-Source Intelligent Physical Implementation Toolkit and Library,ISEDA,2023.开源不是目的是实现高质量EDA研发平台的一种方式EDA背景介绍

29、iEDA：开源EDA平台基于iEDA开展的工作010203开源智能EDA平台应用iEDA+架构设计功能实现SOC集成电路设计版图设计IC设计云原生/平台分析平台设计服务共享流片板卡设计调试平台落地AiEDA科学研究设计空间探索工具优化自动设计决策预测算法实现算法设计人才培养一生一芯EDA设计软件设计人工智能数学算法计算机理论lAiEDA与IC设计互相促进：EDA用于设计IC，IC用于指导EDA设计lAiEDA支持科学研究：训练AI模型，研究关键算法，探索EDA设计方法学lAiEDA支撑人才培养：EDA、芯片设计、软件，AI，数学，算法，计算机l平台落地AiEDA：商业EDA涉及License和

30、API的问题，以至于很难细粒度的开放芯片设计：iEDA-流片2022-02-02，1stTapeout2022-08-12，2ndTapeout2023-01-04，3rdTapeout芯片设计：iEDA支持芯片设计与流片l2023年下半年（9月份），支持”一生一芯”五期芯片设计，28nm工艺，100万单元（近500万门）l支持”一生一芯”六期，部分学生使用开源EDA跑后端l2024年初（2月份），支撑类似南湖-G规模的芯片设计Million(28nm)Many million(28nm)Ten million or more(28nm or smaller)202320242025一生一芯(

31、5期)南湖-G香山202320242025AIGMapping AiMap:Learning to Improve Technology Mapping for ASICs via Delay Prediction,submitted to ICCD23.在工艺映射阶段以Depth为目标估计时延，和后续的时延计算差别很大学术研究：Learning to Optimize Tech Mappingn在工艺映射阶段，用AI来学习Cut的时延并用于Cut排序和选择人才培养：iEDA为高校提供芯片人才培养实践平台n使用EDA进行芯片后端设计module conv;reg 31:0 m0:8192;re

32、g 12:0 pc;reg 31:0 acc;reg15:0 ir;alwaysbeginir=mpc;if(ir15:13=3b000)pc=mir12:0;else if(ir15:13=3b010)acc=-mir12:0;.人才培养：iEDA为高校提供EDA人才培养实践平台n研究算法软件设计EDA工具以北航集成电路学院为例nEDA人才：EDA，数学（计算数学和应用数学），计算机，软件，人工智能，高性能计算nEDA开发训练：https:/ Place 2022 ICCAD Contestn3D Placement with D2D Vertical Connections iPL-3D:A Novel Bilevel Programming Model for Die-to-Die Placement,accepted by ICCAD23.总结nEDA背景、内容和特点n卡脖子，链条长，学科交叉，持续演进，开源和智能是趋势n开源EDA平台iEDAn打造支持28nm（及以下）千万门级RTL-GDS II研发平台和EDA工具系统n开源，基础设施，高质量，研发平台n基于iEDA开展的工作n芯片设计，科学研究，培养课程，学术竞赛iEDA开源交流群