1、2022 年深度行业分析研究报告 目 录 1 EDA 用于 IC 自动化辅助设计，是集成电路赋能基石 . 3 1.1 EDA 是集成电路行业的基石 . 3 1.2 EDA 应用于集成电路各个环节 . 5 1.3 摩尔定律推动 EDA 不断发展 . 8 2 全球 EDA 行业呈现寡头垄断趋势 . 11 2.1 全球 EDA 行业市场规模稳步成长 . 11 2.2 EDA 三巨头：Synopsys、Cadence、Siemens EDA . 12 2.3 国际巨头重视并购扩张、研发投入、人才引进 . 17 3 国产 EDA 工具市占率较低，点工具成为未来突破口 . 20 3.1 我国 EDA 工具

2、发展曲折而缓慢 . 20 3.2 EDA 是卡硬件脖子的技术 . 20 3.3 国产 EDA 工具加速突围 . 22 插图目录 . 44 表格目录 . 45 插图目录 图 1：EDA 位于集成电路产业链上游支撑位 . 3 图 2：半导体产业链倒金字塔结构 . 4 图 3：EDA 技术进步与芯片设计成本关系 . 4 图 4：集成电路设计和制造流程、关键环节及相应 EDA 支撑关系 . 5 图 5：数字芯片设计全流程 . 6 图 6：模拟芯片设计流程 . 7 图 7：平板显示电路设计流程 . 8 图 8：摩尔定律表示集成电路晶体管数量增长趋势 . 9 图 9：台积电芯片工艺演进图 . 9 图 10

3、：EDA 发展历程 . 10 图 11：全球 EDA 行业市场规模 . 11 图 12：全球 EDA 市场竞争格局 . 11 图 13：全球 EDA 市场特征 . 12 图 14：全球三大 EDA 公司营业收入（亿美元） . 13 图 15：全球三大 EDA 公司净利润（亿美元） . 14 图 16：Synopsys 成立后发起多次并购. 15 图 17：EDA & IP 授权服务成为 Synopsys 的双轮驱动 . 15 图 18：Synopsys 对不同技术领域公司发起并购（次） . 15 图 19：Cadence 重大收购历程 . 16 图 20：Cadence 成立后不断进行技术创新

4、. 16 图 21：Mentor Graphics 专注收购 EDA 细分领域优质中小厂商 . 17 图 22：海外三大 EDA 公司并购次数 . 17 图 23：海外三大 EDA 公司研发费用逐年增长（亿美元） . 18 图 24：海外三大 EDA 公司保持高研发费用率 . 18 图 25：海外三大 EDA 公司员工总数（人） . 19 图 26：国内 EDA 发展历程 . 20 图 27：美国通过限制 EDA 技术来打击中国的力度不断加大 . 21 图 28：2018-2020 年我国 EDA 市场销售额（亿元） . 21 图 29：2018-2020 年国产 EDA 工具销售额（亿元）

5、. 21 图 30：IC 设计公司、EDA 软件和 IC 制造商之间的铁三角关系 . 23 图 31：国产 EDA 配套支持情况 . 24 图 32：概伦电子主要产品及服务布局 . 27 图 33：概伦电子主营业务、主要产品及服务演进图 . 28 图 34：概伦电子主营业务收入（万元） . 28 图 35：2018-2021 年概伦电子归母净利（亿元） . 29 图 36： 2018-2021 年概伦电子扣非归母净利（亿元） . 29 图 37：2018-2021 年概伦电子毛利率和净利率 . 29 图 38：2018-2021 年概伦电子各业务毛利率 . 29 图 39：2018-2021

6、年概伦电子研发费用（百万元）及研发费用率 . 30 图 40：华大九天 EDA 软件工具系统覆盖面 . 31 图 41：华大九天股权结构 . 31 图 42：华大九天产品体系发展简要历程 . 32 图 43：2018-2020 年华大九天营收与净利（亿元） . 32 图 44：2018-2020 年华大九天分产品营收（亿元） . 32 图 45：2018-2020 年华大九天毛利率与净利率 . 33 图 46：2018-2020 年华大九天分产品毛利率 . 33 图 47：2018-2020 年华大九天研发费用及研发费用率 . 33 图 48：2018-2020 年华大九天费用率 . 33 图

7、 49：公司模拟电路设计全流程 EDA 工具系统 . 34 图 50：公司数字电路设计 EDA 工具 . 34 图 51：公司平板显示电路设计 EDA 工具 . 35 图 52：公司晶圆制造 EDA 工具 . 35 图 53：广立微电子发展历程 . 36 图 54：广立微电子公司技术优势 . 36 图 55：广立微股权结构 . 36 图 56：广立微营收与归母净利润情况（亿元） . 37 图 57：广立微毛利率和净利率情况. 37 图 58：芯愿景发展历程 . 38 图 59：芯愿景股权结构 . 38 图 60：芯愿景研发费用 . 40 图 61：芯愿景研发费用率 . 40 图 62：芯愿景营

8、业收入情况 . 40 图 63：芯愿景归母净利润情况 . 40 图 64：芯愿景各业务收入占比 . 41 图 65：芯愿景毛利润拆分 . 41 图 66：芯愿景主营业务毛利率情况. 41 图 67：芯愿景综合毛利率和净利率情况 . 41 表格目录 重点公司盈利预测、估值与评级 . 1 表 1：EDA 工具分类 . 5 表 2：数字电路设计基本步骤 . 6 表 3：晶圆制造主要 EDA 工具 . 8 表 4：全球三大 EDA 公司情况 . 13 表 5：EDA 三大巨头与国内外高校进行深度校企合作 . 19 表 6：国内 EDA 工具发展现状 . 22 表 7：国内 EDA 公司主营点工具领域

9、. 23 表 8：国产 EDA 公司主要产品及核心优势 . 26 表 9：EDA 行业重点关注个股 . 26 表 10：概伦电子盈利预测与财务指标 . 30 表 11：芯愿景员工持股平台新创愿景的合伙人名单 . 38 表 12：芯愿景部分高级管理人员及核心技术人员介绍 . 39 表 13：芯愿景主要 EDA 产品介绍 . 42 概伦电子财务报表数据预测汇总 . 46 TVmVgXhUyQyRmO8OdN6MpNnNmOnPeRqQtOfQoOtObRqRmNwMpOqRvPpOxP 1 EDA 用于 IC 自动化辅助设计，是集成电路赋能基石 1.1 EDA 是集成电路行业的基石 EDA 处于集

10、成电路产业上游，为 IC 设计、制造等提供自动化辅助设计服务。EDA（电子设计自动化 Electronic design automation）是指利用计算机辅助来完成超大规模集成电路芯片的功能设计、综合、验证、物理设计（包括布局、布线、版图、设计规则检查等）等流程的软件工具。EDA 是集成电路产业链最上游、最高端的产业，驱动着芯片设计、制造和终端应用的发展。利用 EDA 工具，设计师可以从概念、算法、协议等开始设计电子系统，完成电子产品从电路设计、性能分析到设计出 IC 版图或 PCB 版图的整个过程，优化芯片制造工艺，驱动芯片产业链下游环节发展。 图 1：EDA 位于集成电路产业链上游支撑

11、位 资料来源：华大九天招股说明书，民生证券研究院 EDA 杠杆效应较大， 是集成电路产业乃至全球数字经济的基石。 从市场规模来看， 根据 SEMI的数据，2020 年全球 EDA 行业市场规模为 114.67 亿美元，支撑着年产值几百亿美元的 IC 设备行业、年产值几千亿美元的 IC 制造行业、年产值几万亿美元的电子产业、以及年产值几十万亿美元的数字经济。EDA 是这条倒金字塔型产业链的基石，是集成电路、电子信息、乃至全球数字经济的赋能者。 图 2：半导体产业链倒金字塔结构 资料来源：IC World，民生证券研究院 EDA 可以降低芯片设计风险、减少试错成本。由于芯片产品一经制造就无法更改，

12、其设计的复杂度和高昂的制造和研发费用决定了需要通过 EDA 进行虚拟的设计、模拟和仿真，EDA 工具在此过程中可用于：1）降低设计风险。芯片设计本身具有风险，需要大量验证流程和工作，EDA 能够将复杂物理问题用量化模型高度精确表述，在虚拟软件中模拟电路过程，再现芯片开发过程中的各种效应，从而发现潜在设计缺陷和风险；2）减少试错成本。EDA 能够确保在逻辑功能正确的前提下， 模拟和分析得出特定半导体工艺在各种条件下性能、 功耗、 成本等的最优解，解决多目标约束问题，减少试错成本；3）验证模型一致性，确保多个设计环节中芯片保持逻辑功能一致。 EDA 工具技术的进步和应用一直以来是推动芯片设计成本保

13、持在合理范围的重要方式，根据加州大学圣迭戈分校 Andrew Kahng 教授在 2013 年的推测，2011 年设计一款消费级应用处理器芯片的成本约 4000 万美元，如果不考虑 1993 年至 2009 年的 EDA 技术进步，相关设计成本可能高达 77 亿美元，EDA 技术进步让设计效率提升近 200 倍。 图 3：EDA 技术进步与芯片设计成本关系 资料来源：赛迪研究院，民生证券研究院 1.2 EDA 应用于集成电路各个环节 EDA 工具可分类为：IC 设计软件、电子电路设计与仿真工具、PCB 设计软件、PLD 设计工具等。1）IC 设计软件涵盖了设计输入、逻辑综合、布局布线、物理验证

14、、模拟电路仿真器等子工具，Synopsys、Cadence、Mentor Graphics 为全球主要的 IC 软件供应商；2）电子电路设计与仿真工具主要是帮助设计人员通过模拟电路设计进行分析和改进优化，现有主流工具包括SPICE、 EWB 等； 3） PCB 设计软件用于画板级电路图、 布局布线和仿真， 主流软件包括 Protel、Cadence PSD 等； 4） PLD 设计工具是一种由用户根据需要自行构造逻辑功能的数字集成电路，主要厂商有 ALTERA 和 Xilinx。 表 1：EDA 工具分类 分类 功能 主要软件 主要厂商 IC 设计软件 设计输入、 逻辑综合、 布局布线、物理验

15、证、模拟电路仿真器 Composer 、 Viewdraw 、 VHDL 、Verilog HDL Synopsys 、 Cadence 、 Mentor Graphics 电子电路设计与仿真工具 帮助设计人员通过模拟电路设计进行分析和改进优化 SPICE、EWB、Matlab InteracTIve ImageTechnologic Ltd PCB 设计软件 画板级电路图、 布局布线和仿真 Protel、OrCAD、Cadence PSD、Viewlogic Protel Technology、Cadence PLD 设计工具 由用户根据需要自行构造逻辑功能 MAX+PLUS II、Vert

16、exispLSI2000/5000/8000 ALTERA、Xilinx、Lattice 资料来源：Elecfans，民生证券研究院 根据所设计的集成电路类型不同， EDA 主要分为数字电路设计的 EDA 工具和模拟电路设计的 EDA 工具。另外，平板显示电路的设计环节也需要相应的平板显示电路设计 EDA 工具支撑。集成电路制造环节不仅需要工艺中涉及工艺开发、良率优化的 EDA 工具，也需要模拟设计和数字设计相关的 EDA 工具辅助，EDA 架起了设计和制造沟通的桥梁。 图 4：集成电路设计和制造流程、关键环节及相应 EDA 支撑关系 资料来源：概伦电子招股说明书，民生证券研究院 （1）数字电

17、路设计 传统的数字芯片设计方法是自底向上的，即首先确定构成系统的最底层的电路模块或元件 的结构和功能，然后根据主系统的功能要求，将它们组合成更大的功能块，使它们的结构和功能满足高层系统的要求。从绘制硅片版图开始，由版图级、门级、RTL 级、行为级、功能级，直至系统级的设计，自底向上的设计方法导致任何一级出现错误都必须从头开始。 EDA 的出现和快速发展使得自顶向下的设计方法成为可能。自顶向下的设计方法即先定义系统最高逻辑层次的功能模块，而后根据顶层模块的需求来定义子模块，然后逐层继续分解，最终达到底层物理设计。设计过程包括从自然语言说明到 VHDL 的系统行为描述，从模块分解、RTL 模型建立

18、、门级电路生成到物理布线实现底层电路，抽象级别由高到低。 图 5：数字芯片设计全流程 资料来源：EDA 技术实用教程，民生证券研究院 表 2：数字电路设计基本步骤 基本步骤 具体方法 系统定义 系统定义是进行集成电路设计的最初规划， 在此阶段设计人员需要考虑系统的宏观功能。 设计人员可能会使用一些高抽象级建模语言和工具来完成硬件的描述，例如 C 语言、C+、SystemC、SystemVerilog 等事务级建模语言，以及 Simulink 和 MATLAB 等工具对信号进行建模。系统定义阶段，设计人员还对芯片预期的工艺、功耗、时脉频率、工作温度等性能指标进行规划。 寄存器传输级设计 目前的集

19、成电路设计常常在寄存器传输级上进行，利用硬件描述语言来描述数字集成电路的信号储存以及信号在寄存器、存储器、组合逻辑设备和总线等逻辑单元之间传输的情况。在设计寄存器传输级代码时，设计人员会将系统定义转换为寄存器传输级的描述。设计人员在这一抽象层次最常使用的两种硬件描述语言是 Verilog、VHDL，二者分别于 1995 年和 1987 年由电气电子工程师学会（IEEE）标准化。正由于有着硬件描述语言， 设计人员可以把更多的精力放在功能的实现上， 这比以往直接设计逻辑门级连线的方法学具有更高的效率。 设计验证 设计人员完成寄存器传输级设计之后，会利用测试平台、断言等方式来进行功能验证，检验项目设

20、计是否与之前的功能定义相符，如果有误，则需要检测之前设计文件中存在的漏洞。现代超大规模集成电路的整个设计过程中，验证所需的时间和精力越来越多，甚至都超过了寄存器传输级设计本身，人们专门针对验证开发了新的工具和语言。 逻辑综合 工程师设计的硬件描述语言代码一般是寄存器传输级的， 在进行物理设计之前， 需要使用逻辑综合工具将寄存器传输级代码转换到针对特定工艺的逻辑门级网表， 并完成逻辑化简。 和人工进行逻辑优化需要借助卡诺图等类似，电子设计自动化工具来完成逻辑综合也需要特定的算法（如奎因麦克拉斯基算法等）来化简设 计人员定义的逻辑函数。 逻辑综合工具会产生一个优化后的门级网表， 但是这个网表仍然是

21、基于硬件描述语言的，这个网表在半导体芯片中的走线将在物理设计中来完成。 等效性检查 为了比较门级网表和寄存器传输级的等效性， 可以通过生成诸如不二可满足性、 二元决策图等途径来完成形式等效性检查（形式验证） 。 时序分析 现代集成电路的时钟频率已经到达了兆赫兹级别，而大量模块内、模块之间的时序关系极其复杂，13:7-8因此，除了需要验证电路的逻辑功能，还需要进行时序分析，即对信号在传输路径上的延迟进行检查，判断其是否符合时序收敛要求。 物理设计 逻辑综合完成之后，通过引入器件制造公司提供的工艺信息，前面完成的设计将进入布图规划、布局、布线阶段，工程人员需要根据延迟、功耗、面积等方面的约束信息，

22、合理设置物理设计工具的参数，不断调试，以获取最佳的配置，从而决定组件在晶圆上的物理位置。 资料来源：Wikipedia，民生证券研究院 （2）模拟电路设计 模拟芯片主要包括电源管理芯片和信号链芯片， 模拟芯片设计流程主要包括行结构设计、 版图设计、功能和物理验证，这一流程包括原理图编辑、电路仿真、版图编辑、物理验证、寄生参数提取、可靠性分析等环节。在模拟电路设计的各个环节均需要用到 EDA 工具，包括原理图编辑工具、 版图编辑工具、 电路仿真工具、 物理验证工具、 寄生参数提取工具和可靠性分析工具等。 图 6：模拟芯片设计流程 资料来源：华大九天招股说明书，民生证券研究院 （3）平板显示电路设

23、计 平板显示设计 EDA 面向面板厂商，FPD 设计流程包括电路原理图设计、布图设计、电路仿真、电路布图寄生参数提取、电路设计验证等，类似于模拟集成电路的设计流程，但也有其独特的设计流程和设计方法。与集成电路设计类似，EDA 也是平板显示电路设计的基石。 图 7：平板显示电路设计流程 资料来源：与非网，民生证券研究院 （4）晶圆制造 EDA 不仅应用于芯片设计环节，也广泛应用于晶圆制造，是连接集成电路设计和制造两个环节的桥梁和纽带。在工艺平台开发阶段，晶圆厂完成半导体器件和制造工艺的设计后，需要借助 EDA 工具建立器件模型、生成 PDK 以及 IP 和标准单元库，此外晶圆制造过程中光刻计算、

24、良率提升也需要借助 EDA 大数据软件工具。晶圆制造 EDA 工具包括器件模型提取工具、工艺和器件仿真（TCAD） 、PDK 开发与验证、计算光刻、掩膜版校准、掩膜版合成和良率分析等工具。 表 3：晶圆制造主要 EDA 工具 晶圆制造 EDA 工具 具体描述 器件模型提取工具 器件模型是工艺器件功能与性能的数学表征， 它利用数学方程、 等效电路及工艺数据拟合等方法对器件电流电压关系等进行精确描述，是电路仿真的重要基础。 存储器编译器开发工具 存储器编译器是晶圆制造厂为客户提供的重要基础 IP 之一，用来生成不同容量的存储器及相关数据文件。 单元库特征化提取工具 通过电路仿真的方式提取标准单元的

25、时序、 功耗等特征值， 建立标准单元逻辑信息模型文件的过程称之为标准单元库的特征化提取。 单元库/IP 质量验证工具 对单元库和 IP 进行较全面的质量检查和性能分析，保证单元库和 IP 的正确性、一致性以及和设计需求之间的适配性，确保集成之后的功能和性能指标符合设计预期。 资料来源：华大九天官网，民生证券研究院 1.3 摩尔定律推动 EDA 不断发展 在 EDA 出现以前，由于当时的集成电路复杂度远不及现在，设计人员必须手工完成集成电路的设计、布线等工作。随着半导体行业的发展，集成电路的复杂程度呈几何式上升。一方面，根据摩尔定律，集成电路上可容纳的晶体管数目约每隔 18-24 个月便会增加一

26、倍，设计人员必须使用 EDA 工具设计几十万到数十亿晶体管的复杂集成电路，以减少设计偏差、提高流片成功率及节省 流片费用。 另一方面， 集成电路工艺制程不断微缩， 晶圆制造、 封测 EDA 工具亦在不断向新材料、新工艺方向演进。 图 8：摩尔定律表示集成电路晶体管数量增长趋势 资料来源：Wikipedia，民生证券研究院 图 9：台积电芯片工艺演进图 资料来源：EET-China，民生证券研究院 EDA 技术经历了智能化程度不断提高的三个发展阶段： 1）早期 CAD 阶段。设计人员早期依靠手工完成电路图的输入、布局和布线。20 世纪 70 年代起，中小规模集成电路开始出现，由于传统的手工制图方

27、式效率低、花费大、周期长，设计人员开始借助于计算机完成电路图、PCB 的设计，将设计过程中高重复性的繁杂劳动，如布图布线工作用 CAD（Computer Assist Design）工具代替，主要功能是交互图形编辑，设计规则检查，解决晶体管级版图设计、PCB 布局布线、门级电路模拟测试等。 2） EDA 发展阶段。 20 世纪 80 年代是 EDA 技术的发展和完善阶段， 即进入到 CAE （Computer Assist Engineering Design）阶段。由于集成电路规模的逐步扩大和电子系统的日趋复杂，人们进一步开发设计软件，将各个 CAD 工具集成为系统，从而加强了电路功能设计和

28、结构设计，该时期的 EDA 技术已经延伸到半导体芯片的设汁，生产出可编程的半导体芯片。 3）EDA 成熟阶段。20 世纪 90 年代以后半导体技术持续飞速发展，单个芯片上可集成的晶体管数量达到上亿个，这给 EDA 技术提出了更高的要求，出现了以高级语言描述、系统级仿真和综合技术为特征的 EDA 技术。 同时也促进了 EDA 技术的大发展， 各公司相继开发出大规模的 EDA软件系统。 图 10：EDA 发展历程 资料来源：半导体行业观察，民生证券研究院 2 全球 EDA 行业呈现寡头垄断趋势 2.1 全球 EDA 行业市场规模稳步成长 全球 EDA 市场规模稳步增长。近年来，随着半导体集成电路技

29、术的迅速发展，全球芯片设计、制造中对 EDA 工具需求加大，EDA 市场规模逐年递增。根据 SEMI 的数据，2020 年全球EDA 市场规模为 114.67 亿美元。同比增速为 11.62%，2012-2020 年复合增速为 7.28%。虽然相对于千亿美元以上规模的集成电路产业，EDA 市场规模相对较小，但 EDA 是整个集成电路产业的根基。 图 11：全球 EDA 行业市场规模 资料来源：概伦电子招股说明书，民生证券研究院 CR3 占据全球 EDA 市场 77.7%份额，行业垄断特征明显。经过 30 余年的发展整合，全球EDA 行业呈现较为明显的寡头垄断特征，根据赛迪智库数据，2020 年

30、行业前三大巨头新思科技（Synopsys） 、铿腾电子（Cadence）与西门子 EDA（原 Mentor Graphics）占据全球约 77.7%的市场份额。我国自主 EDA 软件虽然发展较早，但由于受到西方禁运、特定时期没有受到足够的支持等因素，发展历程曲折而缓慢，国产 EDA 厂商市场占比仍然较小。 图 12：全球 EDA 市场竞争格局 资料来源：ESD Alliance，民生证券研究院 0%5%10%15%020406080001820192020全球EDA行业市场规模(亿美元，左轴）yoy(右轴)0%20%40%60%

31、80%100%201820192020SynopsysCadenceSiemens EDAAnsysKeysight Eesof其他 技术壁垒、研发周期和资金壁垒是形成高垄断的主因。1）技术壁垒：根据摩尔定律，半导体行业更新迭代迅速，EDA 工具也需要不断更新升级以跟上产业发展。且 EDA 软件和工艺绑定，工艺每更新一次 EDA 就要同步更新，因此要求进入者需拥有先进的技术设备、大批具有专业知识的研发人员、并积累丰富的研发经验。新进入者面临高昂的进入成本和技术壁垒。2）客户认证要求高、周期长：芯片设计和制造企业倾向于平台化的 EDA 采购， 行业巨头 Synopsys 和 Cadence通过多

32、年的战略并购从技术层面覆盖了全平台，囊括前端设计、前端仿真/验证、后端设计、后端仿真/验证、流片等，实现全流程覆盖。因此目前绝大多数芯片公司采购的都是基于 Synopsys 和Cadence 的 PDK 工具包。3）资金壁垒：EDA 软件的持续开发迭代需要大量的资金投入，吸引大量的人才。 此外， 业内企业在发展壮大的过程中， 往往采取兼并收购的方式， 具有很高的资金壁垒。 图 13：全球 EDA 市场特征 资料来源：华大九天招股说明书，民生证券研究院 2.2 EDA 三巨头：Synopsys、Cadence、Siemens EDA Synopsys (新思科技)：成立于 1986 年 12 月

33、，总部位于美国加利福尼州山景城。该公司是全球领先的 EDA 解决方案提供商及芯片接口 IP 供应商， 也是信息安全和软件质量的领导企业， 为全球电子市场提供技术先进的 IC 设计与验证平台，致力于复杂的片上系统（SoC）的开发。Synopsys 完整、集成化的产品组合覆盖了系统级设计、IP、设计实现、验证、制造、光学设计、软件开发测试和现场可编程门阵列（FPG+B3A）等解决方案，可帮助设计人员解决所面临的各种关键挑战，如功耗和良率管理、系统到芯片验证和实现时间等。这些技术领先的解决方案可帮助Synopsys 的客户建立竞争优势，既可以使最好的产品快速地上市，同时降低开发成本和缩短开发时间。

34、Cadence（铿腾电子） ：总部位于美国加州圣何塞。Cadence 是发展电子设计自动化、软件、硬件和硅智产的公司。 客户可使用其产品和服务用于设计和开发复杂的集成电路和电子系统。 公司 依托其产品和技术为平台设定了四个项目：功能验证、数字集成电路的设计和实现、定制集成电路的设计和验证、系统互联设计。公司的解决方案旨在帮助客户缩短将 IC 或电子设备打入市场的时间，并减少他们的设计、开发和制造成本。公司供应的产品包括 EDA 软件，仿真硬件以及验证 IP和设计 IP 两大类知识产权。 Mentor Graphics（现 Siemens EDA） ：成立于 1981 年 4 月，总部位于美国俄

35、州威尔森维尔。公司是全球 EDA 的领导厂商之一，也是电路板解决方案的市场领导者，主要提供电子设计自动化先进系统电脑软件与模拟硬件系统， 用于自动设计、 分析及测试电子系统与零组件的电子硬体与嵌入式系统软体。该公司向全球销售其产品，主要面向军工及航空、通讯、电脑、消费电子、半导体、网络、多媒体及运输行业的公司。2016 年 Mentor Graphics 被西门子收购。 表 4：全球三大 EDA 公司情况 公司 Synopsys Cadence Mentor Graphics 成立时间 1986 1988 1981 总部 美国硅谷 美国加州 美国俄亥俄州 全球员工数 16361 9300 59

36、68 优势 数字前端、数字后端 和 PT signoff 模拟设计和数字后端 Calibre signoff 和 DFT 主要产品 Polaris DesignWare IP Fusion TensilicaDSP IP Virtuoso Calibre Hyperlynx 资料来源：Wind，Wikipedia，数据截至 2021 年年报，Mentor Graphics 数据截至 2017 年，民生证券研究院 图 14：全球三大 EDA 公司营业收入（亿美元） 资料来源： ，Wind，民生证券研究院 注：由于 Mentor Graphics 于 2016 年被西门子收购，公开的财务数据披露截

37、止到 2017 年 -40%-20%0%20%40%05540452006 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021Synopsys营收（亿美元，左轴）Cadence营收（亿美元，左轴）Mentor Graphics营收（亿美元，左轴）Synopsys同比（右轴）Cadence同比（右轴） 图 15：全球三大 EDA 公司净利润（亿美元） 资料来源：Wind，民生证券研究院 注：由于 Mentor Graphics 于 2016 年被西门子收购，公开的财务数据披露截

38、止到 2017 年 并购整合助力 Synopsys 奠定市场龙头地位。在进入 20 世纪 90 年代后，为了完善自身业务体系， Synopsys 开启并购扩张策略。 根据 Synopsys 官网数据， 1990 年到 1999 年之间 Synopsys共发起多次并购，在逻辑综合、模拟和测试三大领域确立技术领先定位，在十年期间公司的营收复合增速高达 43.28%。2000 年后，Synopsys 的并购规模继续扩张，其中 Avanti 的收购助力Synopsys 公司奠定了市场龙头地位。2002 年，Synopsys 宣布以 83 亿美元收购与 Cadence 结束长达五年商业机密纠纷的 Ava

39、nti 公司， 并将 Avanti Astro 产品线直接衔接 Synopsys 前端和后端工具，成为 EDA 行业中第一家能够提供前后端完整 IC 设计方案的 EDA 工具厂商。收购 Avanti后，Synopsys 在 2003 年第二季度营业收入较去年同期增长 57%，其 EDA 产品营业收入首次超过当时的行业龙头 Cadence。 2008 年后，Synopsys 总营业收入超越 Cadence，成为全球 EDA 行业的龙头，并在未来的十几年里始终保持着第一名的地位。Synopsys 自成立三十年来发起了 80 余次规模不等的并购交易，不断寻找行业内已被市场证明的成功产品，或是新兴技术

40、领域的高潜力优质企业进行兼并收购，巩固和扩大了技术实力，逐步发展为平台化、一站式的 EDA 工具龙头企业。 0%50%100%150%200%250%300%350%400%450%500%024680082009200001920202021Synopsys净利润（亿美元，左轴）Cadence净利润（亿美元，左轴）Mentor Graphics净利润（亿美元，左轴）Synopsys同比（右轴）Cadence同比（右轴） 图 16：Synopsys 成立后发起多次并购 资料来源：Synopsys 官网，民生

41、证券研究院 EDA & IP 授权服务双轮驱动。Synopsys 是最早进入 IP 领域的一批 EDA 厂商之一，1992 年Synopsys 推出 Design Ware IP， 并不断丰富该产品线功能。 随着近十年半导体 IP 市场快速增长，Synopsys 对 IP 领域企业的收购规模逐步扩大，并在 2014 年推出 IP 提速计划，帮助设计人员通过更省力、低集成风险和更短开发周期的方式实现 IP 集成，拓展了 Synopsys 的 IP 产品组合。目前，Synopsys 目前已成为全球仅次于 ARM 的第二大 IP 授权商，提供众多 IP 授权服务，并在有线接口类别中，Synopsys

42、 市占率排名第一，2018 年其份额达到 45；在物理 IP 领域也占有约 35的市场份额。 图 17： EDA & IP 授权服务成为 Synopsys 的双轮驱动 图 18：Synopsys 对不同技术领域公司发起并购（次） 资料来源：Bloomberg，民生证券研究院 资料来源：Synopsys 官网，民生证券研究院 Cadence：外延并购&自我革新不断扩张。根据前瞻产业研究院数据，自 1988 年成立后Cadence 累计发起 62 次并购，从外部获得新的技术突破。1991 年，Cadence 收购 Valid，进入0%20%40%60%80%100%201720182019EDAI

43、P&System IntegrationSoftware Integrity024681012-20102010-2020软件安全&质量验证&原型硅智产硅工程芯片设计 PCB 设计领域，这次收购之后 Cadence 公司收入和规模出现飞跃，成为当时 EDA 行业的领导者并保持龙头地位长达近二十年。 2010年后， Cadence技术创新的速度不断加快。 2013年， Cadence推出 Tempus 时序签核解决方案，掀起业界新一轮基于创新技术的数字设计工具浪潮。2015 年后，Cadence 重新构建先进数字设计平台产品线，并在功能验证领域、系统仿真分析领域寻求

44、新的突破，凭借 Palladium Z1 带领市场进入数据中心级仿真新时代。2019 年，Cadence 在系统仿真分析领域进行突破，先后推出了 Clarity 和 Celsius 等用于系统级的噪声和热分析工具，来应对智能化潮流。通过多次外延并购和内部整合革新，Cadence 巩固了其行业龙头地位，其产品线涵盖电子设计的完整流程，并不断寻求技术突破，成为智能系统设计全流程解决方案提供商。 图 19：Cadence 重大收购历程 资料来源：前瞻产业研究院，民生证券研究院 图 20：Cadence 成立后不断进行技术创新 资料来源：Cadence 官网，民生证券研究院 Mentor Graphi

45、cs 通过关注细分领域的实现自身竞争优势。与 Synopsys 和 Cadence 相比， Mentor Graphic 的 EDA 集成度相对较低，其独有优势在于后端布局布线和 PCB 设计工具。自1982 年成立开始，Mentor Graphics 总共发起 66 次并购，通过收购多家在 EDA 细分领域技术有独有优势的中小型厂商，实现了企业稳定扩张的目的。尽管 2016 年后 Mentor Graphics 被西门子收购，其仍然保持了在 EDA 行业排名第三的龙头地位。 图 21：Mentor Graphics 专注收购 EDA 细分领域优质中小厂商 资料来源：Semiengineeri

46、ng，民生证券研究院 2.3 国际巨头重视并购扩张、研发投入、人才引进 海外巨头垄断因素一：兼并收购&优秀的整合能力。EDA 软件分类非常复杂，涉及到上百种不同技术，EDA 三巨头在过去的三十多年里通过多次并购整合，丰富产品布局，形成了全流程解决方案的能力，如：Synopsys 通过收购优质的 EDA 企业，Zycad、Avanti、Magma 等，在逻辑综合、数字前后端和 PT signoff 确立自己的领先地位；Cadence 在模拟仿真和版图设计方向优势突出，在发展过程中收购了 Quickturn、Japer、Forte 等多家企业；Mentor Graphics 在 PCB 设计方向优

47、势突出，通过并购 VALOR 和 code Sourcery 等助力其巩固 PCB 领域头号地位。根据前瞻产业研究院数据，截至 2021 年海外三巨头的并购次数均在 60 次以上，优秀的整合能力也是其并购后发展壮大的关键。 图 22：海外三大 EDA 公司并购次数 资料来源：前瞻产业研究院，截至 2021 年，民生证券研究院 注：由于 Mentor Graphics 于 2016 年被西门子收购，公开的数据披露截止到 2017 年 020406080100SynopsysCadenceMentor Graphics 海外巨头垄断因素二：高强度持续的研发投入。由于 EDA 软件和工艺绑定，芯片制

48、造工艺每更新一次，EDA 就要同步更新。三大巨头始终重视新技术研发，并不断推出领先技术引领行业发展，Synopsys 近年来陆续推出业界最快的仿真系统 ZeBu Server-4；以及为完整验证流程提供革命性技术支持的 Verification Compiler 验证编译器等；Cadence 发布了功能验证领域突破性产品 Palladium Z1，引领市场进入数据中心级仿真新时代，此外还推出了 Cadence Clarity 3D 场求解器，进军快速增长的系统级分析和设计市场；Mentor Graphics 不断更新发展其全球领先地位的 PCB 设计解决方案。研发费用方面，三大巨头的研发费用率

49、基本都保持在 30%以上的水平，2021 年 Synopsys 和 Cadence 的研发费用率分别高达 35.80%和 37.95%。 图 23：海外三大 EDA 公司研发费用逐年增长（亿美元） 图 24：海外三大 EDA 公司保持高研发费用率 资料来源：Wind，民生证券研究院 注：由于 Mentor Graphics 于 2016 年被西门子收购，公开的财务数据披露截止到 2017 年 资料来源：Wind，民生证券研究院 注： 由于 Mentor Graphics 于 2016 年被西门子收购， 公开的财务数据披露截止到 2017 年 海外巨头垄断因素三：重视人才培养。EDA 行业作为技

50、术密集型行业，对具备专业知识储备和丰富研发经验的人才需求很大， 三大巨头始终坚持行业人才和研发队伍的建设。 其中， Synopsys的全球员工总数和增长速度位列三大巨头第一。截至 2019 年，其全球员工数超过 13800 名，较2012 年增长了 70.75%，其中研发工程师和应用工程师人数占比超过 80%。Cadence 目前全球员工数超过 8100 名，较 2012 年增长了 55.77%，其研发和工程人员占比也超过 80%。此外，Synopsys 和 Cadence 都与高校机构有深度合作，向相关专业学生提供多层次进阶教育培训，并提供实习和工作机会进入 EDA 团队。 02468101