FPGA的时延远低于CPU，是因为其架构不需要在获取指令、编译指令、分支预测等方面花费时间 原图定位

FPGA 相比 CPU 的巨大优势在于确定性的低时延，这是架构差异造成的。CPU 的时延是不确定的，当利用率升高时，CPU 需要处理更多的任务，这就需要 CPU 进行任务调度重排，因此造成处理时延往往是不可控制地变大，即任务越多算得越慢。而 FPGA 的时延之所以是确定的，是因为在布局布线阶段，设计工具就已经确保能够让最差路径满足时序要求，不需要再花费时间在获取指令、解码指令等通用处理器需要的步骤，也避免了随之而来的重排执行顺序、指令调度等待的问题。