HBM(4层DRAM+1层逻辑)3D封装成本划 原图定位 micro bump 和堆叠键合,其中 TSV 工艺是 HBM 中成本占比最高、最核心的工艺,利用 TSV 才能实现 DRAM 芯片的 3D 堆叠和芯片间的快速传输。根据 3D InCites 2016 年数据,在 4 层 DRAM 和 1 层逻辑的HBM 中,99.5%的键合良率下,TSV 工艺所占的成本比重为 30%,其中 TSV 制造(在正常晶圆厚度上制作 TSV 的过程)为 18%,TSV 显露(晶圆减薄等工艺使 TSV 触点露出)为 12%;在 99%键合良率下,TSV工艺所占的成本比重为 28%,其中 TSV 制造为 17%,TSV 显露为 11%。