SiO2与high-k作为栅极氧化物对比情况 原图定位 在晶圆制造进入 65nm 制程及以上,集成电路主要通过沉积 SiO2 薄膜形成栅极介质减少漏电,但进入 45nm制程特别是 28nm之后,传统的 SiO2栅介质层薄膜材料厚度需缩小至 1 纳米以下,将产生明显的量子隧穿效应和多晶硅耗尽效应,导致漏电流急剧增加,器件性能急剧恶化。由于高 k的栅介质层厚度往往小于 10nm,所需的膜层很薄(通常在数纳米量级内),用高 k材料替代 SiO2,在同样电流密度下栅电介质可以制作更高的物理厚度,抑制漏电流的产生。ALD 技术凭借原子级别的精确控制及沉积高覆盖率和薄膜的均匀性,能满足高 k 栅介电质薄膜沉积工艺的需求。常见的高 k 材料包括 TiO2、HfO2、AI2O3、ZrO2、Ta2O5等,其中 HfO2具有适合的禁带宽度(5.8eV),因此作为栅介层得到了业内广泛的应用。